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RISC-V gasta 44 ciclos en una interrupción, Cortex-M0 solo 27
Una crítica técnica al diseño de RISC-V, publicada por el ingeniero Dmitry.GR, desmenuza por qué el manejo de interrupciones del ISA abierto es más costoso que el de un núcleo ARM Cortex-M0 de gama baja. El análisis cuenta ciclo por ciclo cómo la ausencia de apilado automático de registros obliga a escribir rutinas de ensamblador antes de llegar al código en C.